ＮＥＣエレクトロニクス、６５ｎｍ世代以降のシステムＬＳＩ設計に不可欠な設計手法を開発
６５ｎｍ世代以降のシステムＬＳＩの設計に不可欠な設計手法を開発
～ばらつきによるタイミングの最悪値を統計的に決定するアルゴリズムをＲＣ抽出ツールに移植～
ＮＥＣエレクトロニクスはこのたび、６５ｎｍ世代以降のシステムＬＳＩの設計に最適な統計的開発手法を開発し、その手法を米国の半導体開発ツール会社ＳｅｑｕｅｎｃｅＤｅｓｉｇｎ社（本社：サンタクララ市、以下シーケンス）のＲＣ抽出ツール「Ｃｏｌｕｍｂｕｓ－ＡＭＳ（以下コロンバス）」上に移植いたしました。
今回当社が開発した設計手法は、電気信号が論理ゲートと論理ゲートの間を伝播する際に発生する遅延時間などのばらつきの最悪値を統計的手法により適切に決定するアルゴリズムで、６５ｎｍ世代以降のシステムＬＳＩの設計に有効とされる技術です。当社はこのアルゴリズムの性能を検証した結果、９０ｎｍ世代のシステムＬＳＩで用いた設計手法をそのまま６５ｎｍ世代品の設計に用いた場合と比べ、配線ばらつきによるタイミング設計マージンを３０～５０％削減できることを確認いたしました。これによりハイエンドコンピューティング機能や高速なマイクロプロセッサコアを搭載したＳｏＣ（Ｓｙｓｔｅｍ ｏｎ ａ Ｃｈｉｐ）などの最先端のシステム設計の期間短縮やチップサイズの縮小に繋がると考えております。当社は今回の開発の成果を５５ｎｍ以降のシステムＬＳＩの開発に活用いたします。
電気信号が半導体製品内の回路を伝播する際に、送信回路から受信回路に至るまでの伝播時に遅延が発生する場合があります。半導体設計者はこの遅延の範囲を予測してマージンを十分確保した上で製品の設計を行ないますが、製造プロセスの微細化の進展により、この遅延のばらつきが大きくなってしまい、そのマージンを十分確保することが困難となってまいりました。遅延には論理ゲート間で発生するものと、論理ゲートと論理ゲートを＆＃３２３６３；ぐ配線部で発生するものがありますが、微細化の進展にともないタイミング性能を決める要因に占める配線部の遅延の影響が特に大きくなり、配線部におけるばらつきが製品の性能に与えるインパクトが急増するようになっております。配線ばらつきは、配線の高さ、幅および間隔などのパラメーターとして表現されますが、これらのパラメーターのばらつきを一律最悪値で扱うことは、タイミングマージンを最大限に見込むことになり、効率の悪い回路構成となってしまいます。
当社はかねてからこの問題を解決するための開発活動を推進してまいりましたが、このたび、配線形状のばらつきによる遅延のばらつきが最悪値となる条件を、統計的に高い精度で決定することができるアルゴリズムを開発したものです。
今回当社は、いかなる配線パターンにおいても、遅延ばらつきが統計的に最悪値を記録する時には、複数の独立に変化する配線形状パラメーター、すなわち、配線の高さ、幅、の間のばらつき量の割合が一定になることを発見いたしました。 これにより、起こりうる配線形状パラメーターの変動量から、統計的に配線遅延が最悪値となる配線形状パラメーターを確定することが可能となります。配線パラメーターの統計的な最悪値は、複数の配線パラメーターのばらつきの最悪値を単純に組み合わせて計算するのではなく、パラメーター間の統計的な独立性を考慮して各配線パラメーターの変動幅の組として決定することができます。これら配線パラメーターのばらつき量は、プロセス及び配線層によって異なる値となるため、これらの値を実測の断面形状から適切に抽出する手法が存在することになります。これにより、配線ばらつきによる設計マージンを必要十分な値として求めることができるようになります。
この手法を採用することで、従来手法の配線パラメーター毎の最悪条件の組合せる手法に比べ、同一配線層の配線容量（抵抗）のばらつきマージンは３０％改善となる０．７倍と小さくなり、配線層間のパラメーター間の独立性を考慮することにより、さらに０．７倍小さくなります。従いばらつき量は、０．７倍のさらに０．７倍、すなわち、約０．５倍程度におさえることができます。その結果６５ｎｍプロセスでの配線遅延ばらつきは、９０ｎｍ世代と同程度に抑えることが可能となるものです。
当社は米国ＥＤＡベンダーのシーケンスと共同で、このアルゴリズムを従来より当社で採用していた実際の設計ツールであるＲＣ抽出ツールコロンバスに組み込むことにより、従来のＲＣ抽出ツールと全く同じ使い勝手のまま、高精度にばらつきを考慮した配線パラメーターを得ることが可能であることを確認いたしました。また、複数の最悪値条件（遅延Ｓｌｏｗ条件、遅延Ｆａｓｔ条件、高負荷容量条件、低負荷容量条件）に対応するＲＣネットリストを１回のＲＣ抽出ツールの実行で抽出することができため、設計を効率化できることも確認しております。
当社は、今回の配線ばらつきの最悪値モデル生成技術は、将来実用化が期待されている統計的タイミング解析によるサインオフ技術が確立される前段階における、より実現性が高い設計技術であると考えており、業界に先駆けて実用化に踏み切ったものであります。当社は今後も微細化に対応した統計的設計手法の早期の実用化を目指して、一層積極的な開発活動を展開する所存です。
シーケンスの概要は別紙をご参照ください。
以上
（注）本リリース内で言及している製品名やサービス名は、全てそれぞれの所有者に属する商標または登録商標。
＜別紙＞
シーケンスの概要
１．社名：Ｓｅｑｕｅｎｃｅ Ｄｅｓｉｇｎ， Ｉｎｃ． （ｗｗｗ．ｓｅｑｕｅｎｃｅｄｅｓｉｇｎ．ｃｏｍ）
２．所在地：４６９ Ｅｌ Ｃａｍｉｎｏ Ｒｅａｌ， Ｓｕｉｔｅ ２２７， Ｓａｎｔａ Ｃｌａｒａ ＣＡ ９５０５０， ＵＳＡ
３．代表者：Ｖｉｃ Ｋｕｌｋａｒｎｉ （ヴィック カルカーニ），Ｐｒｅｓｉｄｅｎｔ ａｎｄ ＣＥＯ
４．設立：Ｊｕｎｅ， ２０００ （２０００年６月）
５．従業員数：約７０名（２００６年１１月現在／ワールドワイド）
６．業務内容：電子設計ツールの開発、販売およびサポート