米アナログ・デバイセズ、レールｔｏレール入力・コンパレータ「ＡＤＣＭＰ６０ｘ」を発売
業界で初めてＬＶＤＳ出力を備えたレールｔｏレール入力・高速コンパレータ
「ＡＤＣＭＰ６０ｘ」ファミリー
高速ＦＰＧＡと接続可能で、２．５Ｖから５．５Ｖのフル・レールｔｏレール性能を提供
「ＡＤＣＭＰ６０ｘ」ファミリーについて
アナログ・デバイセズの「ＡＤＣＭＰ６０ｘ」レールｔｏレール入力・コンパレータ・ファミリーは、高速、低消費電力、レールｔｏレール入力・スイング、および高精度を必要とするアプリケーション向けに設計されています。このコンパレータ・ファミリーは、医療用計測機器、試験測定、ＲＦや通信機器などのアプリケーションに必要となるＬＶＤＳ（低電圧差動信号通信）、ＣＭＬ（電流モード・ロジック）、そしてＴＴＬ／ＣＭＯＳというすべての主要デジタル出力段方式をサポートしています。ＡＤＣＭＰ６０ｘコンパレータは、このＬＶＤＳ互換の出力段がどのような標準ＬＶＤＳ入力でも駆動するように設計されているので、高速入力を特長とするＦＰＧＡ（フィールド・プログラマブル・ゲート・アレイ）やＡＳＳＰ（特定用途向け標準製品）と結合することができ、高速で迅速な信号の処理が可能となります。
ＡＤＣＭＰ６０ｘファミリーは、２．５ｐｓ ｒｍｓ（ピコ／秒ｒｍｓ）という小さなランダム・ジッタで、１ｎｓ（ナノ／秒）から３５ｎｓの範囲の伝搬遅延特性を提供します。さらにＡＤＣＭＰ６０ｘコンパレータは、２．５Ｖから５．５Ｖにわたり完全なレールｔｏレール性能を提供します。前世代の高速レールｔｏレール・コンパレータでは、２．７Ｖよりも低い動作電圧で動作できない領域を持っていたことに比べると、ＡＤＣＭＰ６０ｘファミリーのこの特性は、低電圧において特にメリットがあります。
入力側、出力側電源の分離
出力から入力への寄生カップリングがあると、オーバードライブ条件が低い場合に不安定性の原因となるので、入力用電源と出力用電源を別にすることが重要です。ＡＤＣＭＰ６０ｘファミリーのいくつかの製品は、この２つの電源を分けることにより広い入力信号範囲を提供するだけでなく、競合製品に比べて消費電力を５０％も低減できます。高速のラッチおよびプログラマブル・ヒステリシス機能を、シングル・ピンによるコントロール・オプションで提供しているので、入力から出力までバランスのとれた遅延を提供することができ、発振などの問題を解決します。
ＡＤＣＭＰ６０ｘコンパレータは、プログラマブル高速低ジッタ・クロックを生成するアナログ・デバイセズのＤＤＳ（ダイレクト・デジタル・シンセシス）製品ファミリーと組み合わせて使うと、アプリケーションにおいて優れた動作性能を発揮します。また、このコンパレータは、ローレベルのＲＦバースト・パルスを増幅するために使われる「ＡＤ８３１８」などの高速ログアンプの補完用としても適しています。
供給と価格について
ＡＤＣＭＰ６０ｘコンパレータは、現在サンプル出荷中で、量産出荷は２００６年９月に開始する予定です。単価は、１，０００個受注時で０．５８ドルから２．３５ドルです。（米国における参考価格です）ＳＣ－７０（スモール・アウトライン・トランジスタ・プラスチック・パッケージ）、ＳＯＴ－２３（スモール・アウトライン・トランジスタ・パッケージ）、ＭＳＯＰ（ミニ・スモール・アウトライン・プラスチック・パッケージ）、およびＬＦＣＳＰ（リード・フレーム・チップ・スケール・パッケージ）で供給しています。詳細情報に関しては、ウェブサイト www.analog.com/pr/ADCMP60x をご覧下さい。
＜製品に関する読者からのお問い合わせ先＞
アナログ・デバイセズ株式会社
techsupport.japan@analog.com