ＮＥＣ、超大規模高速動作ＬＳＩの設計期間を大幅に短縮する設計手法を開発
５千万トランジスタを超える超大規模高速動作ＬＳＩの
設計期間を大幅に短縮する設計手法を開発
ＮＥＣとＮＥＣエレクトロニクスはこのたび、スーパコンピュータ・サーバ向けＬＳＩのような５千万トランジスタを超える超大規模、かつ数百ＭＨｚという高速で動作するＬＳＩの設計期間を大幅に短縮する設計手法を開発しました。
このたびの開発は、従来、システムＬＳＩ設計において数ヶ月を要していた「設計制約分配」という作業を全く不要とするもので、これにより、５千万トランジスタを超える高速動作ＬＳＩのバックエンド設計時間を、従来の１／３に短縮します。
一般に、５千万トランジスタを超える大規模ＬＳＩの一括設計は、設計者が全体像を把握しづらい、ツールの実用上の限界を超える可能性が高い、などの理由から、現実的ではありません。このため、設計時にＬＳＩを小さな階層ブロックに分割してブロックごとに個別の設計を行い、最後に設計済みのブロックを集めて全体設計を行う「階層設計手法」が一般的に用いられています。この手法は、一度に設計する回路の規模を十分小さくでき、更に分割した階層ブロックを並行して設計できるため、設計期間の短縮に有効です。
しかし、この手法を用いる場合、「設計制約分配」と呼ばれる問題が大きな障壁になります。これは、２つの階層ブロック間にまたがる信号線が満たさなければならない動作周波数に基づく遅延の制約を、１）一方の階層ブロック内の信号線、２）階層ブロック間をつなぐ信号線、３）他方の階層ブロック内の信号線、の３つに分配するものですが、階層ブロックが分配された制約を満たすように設計を行っても、全体設計した場合に、階層ブロック間をつなぐ信号線が遅延の制約を満たせない場合が発生します。このような場合、階層ブロック間の遅延の制約を満たすまで、階層ブロック内の信号線の遅延の許容量を削るように階層ブロックの再設計を繰り返す必要があります。
このように、設計制約分配は、１本の信号線に対するものでも難しい問題です。大規模・高速ＬＳＩでは階層をまたがる信号線が数万本存在するため、この膨大な数の設計制約分配問題の解決には数ヶ月を必要とし、設計期間が長大化するという課題がありました。
このたびの設計手法は、両社が新たに開発した「境界移動法」の導入により、設計制約分配を一切不要としています。本手法では、設計の完了した階層ブロックの境界を移動して外形を変形し、３つの信号線を１つにまとめ、３つに分配されていた制約を単一の制約として扱います。これにより、階層ブロック間を伝播する信号の動作周波数に基づく設計制約分配が完全に不要となり、制約が満たせない場合に発生していた階層ブロックの再設計を完全になくすことができます。この際に、外形の変形を最小限に抑える境界移動アルゴリズムを開発したことにより実際の大規模・高周波数ＬＳＩに適用可能なレベルに品質を高めることができました。
本方式を用いてシステムＬＳＩを設計し、完成したＬＳＩを評価したところ、従来の手法と比較して同等以上の設計性能を有し、数ヶ月の設計期間の短縮が可能であることが実証されました。
ＮＥＣとＮＥＣエレクトロニクスは、このたび開発した設計手法が、大規模・高速動作ＬＳＩの設計期間短縮に大きく貢献すると考え、本手法をＮＥＣ製スーパコンピュータ「ＳＸシリーズ」や、エンタープライズサーバ「ＮＸ７７００ｉシリーズ」などに搭載する自社製ＬＳＩの設計に適用し、タイムリーで高品質なプラットフォームの提供へつなげていきます。また、本手法を用いた設計の一層の高品質化と短期間化を目指して研究開発を強化していきます。
なお、ＮＥＣは今回の成果を、７月２３日から２８日まで米国サンフランシスコで開催される世界最大のシステムＬＳＩ設計の国際会議「Ｄｅｓｉｇｎ Ａｕｔｏｍａｔｉｏｎ Ｃｏｎｆｅｒｅｎｃｅ ２００６（ＤＡＣ ２００６）」で、２７日に発表しました。
以上
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ＮＥＣ 研究企画部 企画戦略グループ
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