ＮＥＣエレクトロニクス、設計ルール５５ナノメートルを実現したＤＲＡＭ混載ＬＳＩ技術を開発
業界で初めて設計ルール５５ナノメートルを実現した
ＤＲＡＭ混載ＬＳＩ技術の開発について
～２００７年後半に量産を計画～
ＮＥＣエレクトロニクスは、設計ルール５５ナノメートル（ｎｍ）のシステムＬＳＩに大容量のＤＲＡＭを搭載できるようにするＤＲＡＭ混載プロセス技術「ＵＸ７ＬＳｅＤ」を開発いたしました。また、当社では「ＵＸ７ＬＳｅＤ」を用いたＤＲＡＭ混載ＬＳＩを、携帯電話端末やゲーム機器などの高度な画像処理と低消費電力の両立が求められる領域向けを中心に、２００７年後半を目処に製品化し、量産を開始する計画であります。
この技術を用いると、現行の９０ｎｍルールのＤＲＡＭ混載ＬＳＩに比べて、集積度を向上しながら消費電力を削減することができるため、最終製品（セット）メーカーは、高性能と低消費電力を両立したセットが一層容易に実現できるようになります。
今回の技術は、９０ｎｍ世代のＤＲＡＭ混載ＬＳＩで既に製品化している、情報を記憶するための容量部であるＭＩＭ（Ｍｅｔａｌ－Ｉｎｓｕｌａｔｏｒ－Ｍｅｔａｌ）キャパシターを形成する絶縁膜に酸化ジルコニウム（ＺｒＯ２）を用いる技術を応用し、次の開発を行ったことにより実現されました。
（１）極薄ハフニウムシリケートと酸窒化膜を積層したゲート絶縁膜を採用
シリコン酸窒化膜の上層に薄くハフニウムシリケートの膜を形成したＨｉｇｈ－ｋゲート絶縁膜を用いたことにより、９０ｎｍ世代のＤＲＡＭ混載ＬＳＩと比較して次のことが可能となる。
１） トランジスタのオン電流を約２０％増加させることができ、処理を高速化すること。
２） ハフニウムシリケートの特長を活かしてチャネル部分の不純物濃度を低減することにより、ドレインと基板との間のリーク電流を低減することができ、データを長時間保持すること。
３） チャネル部分の不純物濃度低減はトランジスタ性能のばらつき抑制も可能にし、高性能な最終製品を設計しやすくなること。
（２）ニッケルシリサイドのゲート電極を開発
ハフニウムシリケートの高誘電率（Ｈｉｇｈ－ｋ）絶縁膜と、ニッケルシリサイドおよびポリシリコンのゲート電極とを組み合わせて用いる技術を開発した。
これにより、寄生抵抗の上昇を抑制することができ、コバルトシリサイドを用いたていた従来に比べて、高速で動作させることができる。
大容量メモリと大規模ロジックを混載したシステムＬＳＩは、最終製品の性能を飛躍的に向上させる技術として、デジタルＡＶ、通信機器など多くのアプリケーション分野から、その実現に大きな期待が寄せられています。このような期待に応えるため、当社は、既に０．１８ミクロンから９０ｎｍまでの４世代に渡り、基幹ロジックＣＭＯＳと組み合わせが可能なＤＲＡＭ混載技術の実用化を成功させ、製品の量産を続けております。
当社ではさらなる大容量化や低消費電力化に対するユーザーニーズに応えるため、最先端の独自技術である５５ｎｍ世代のＤＲＡＭ混載技術の開発を推進しております。
当社では、今回の新技術が、セットメーカーの開発負荷を低減し、エンドユーザの快適な利用環境の実現を促進するものと考えており、今後とも積極的な技術開発を継続する計画であります。
以上