ＮＥＣエレクトロニクス、多電源システムＬＳＩ用の静電気放電保護技術を開発
９０ナノノード以降の多電源システムＬＳＩにおける静電気放電保護技術の開発について
ＮＥＣエレクトロニクスはこのたび、独立した電源系を有する回路を多数１チップ上に集積した多電源システムＬＳＩにおいて必要となる静電気放電保護手法を開発いたしました。
新技術は、異なる電源系の回路間のインタフェース部を静電気放電（ＥＳＤ：ｅｌｅｃｔｒｏｓｔａｔｉｃ ｄｉｓｃｈａｒｇｅ）から保護する技術で、（１）各電源系のＥＳＤ耐性を向上させた新型の電源ＥＳＤ保護素子、および（２）放電が発生した際に、異なる電源系の接地端子（ＧＮＤ： ｇｒｏｕｎｄ）間に流れる電流を検知して動作する２種類のＥＳＤ保護回路をそれぞれ開発したものであります。
当社ではこの技術は、９０ナノノード以降のシステムＬＳＩの信頼性向上に大いに貢献すると考えております。
９０ナノノード以降、プロセスの微細化に伴い、トランジスタのゲート絶縁膜も１．６ナノメートル程度になる薄膜化が進行し、静電気放電に対するトランジスタ耐性が著しく低下してきております。
このような状況のもと、特に携帯電話向けＬＳＩ分野において、機能ブロックごとに構成された回路への効率的な電源供給を行なうための低消費電力化対策として、多いものでは１０個以上の独立した電源系を有する回路を１チップ上に集積するケースが増えてまいりました。また、それ以外の応用分野においても、高速インタフェースやアナログブロックのノイズ耐性向上を図るため、同様に１チップ上に複数の電源系を有する回路を集積するケースが多くみられるようになりました。
しかしながら、これらの多電源システムＬＳＩにおいては、静電気放電経路の構築が複雑になり、異なる電源系を有する回路間のインタフェース部分における静電気放電保護は困難となり、市場からはこれらを解決する技術の早期開発が求められておりました。
当社は、かねてより先端微細プロセスを用いた多電源システムＬＳＩの静電保護技術開発活動を推進してまいりましたが、このほど静電気放電時に異なるＧＮＤ間に流れる電流に着目することにより、９０ナノノード多電源システムＬＳＩの静電保護を実現したものです。
新技術の主な内容は次の通りとなっております。
（１） 電源ＥＳＤ保護素子
レイアウト技術を工夫することにより、電流制限用抵抗として、従来の拡散層を用いた抵抗素子を用いる代わりに、微細コンタクトの抵抗成分を利用することで、面積を最小限に留めかつ高い性能が発揮できる素子を実現した。同一面積で９０ナノノードの１．６ナノメートルの薄膜トランジスタに対して、従来比３倍となるＥＳＤ保護性能を確認している。
（２） ２種類のＥＳＤ保護回路
静電気放電時のみ流れるＧＮＤ間の電流により発生する電位差をＮＭＯＳトランジスタが検知し、インタフェース信号ラインの電圧上昇を抑える「ＧＮＤ電流トリガー（ＧＣＴ）式インタフェース保護回路」、および同様にＧＮＤ間の電流により発生する電位差をＮＭＯＳトランジスタが検知し、機能ブロック間のバイパス保護であるサイリスタ保護素子のトリガー回路となる「ＧＣＴトリガーＳＣＲクロスクランプ式保護回路を開発した。「ＧＮＤ電流トリガー式インタフェース保護回路」により従来の１／７の面積でかつ、２．５倍の保護耐性となるＭＭ規格で５００Ｖ、ＨＢＭ規格で７０００Ｖを実現した。また、「ＧＣＴトリガーＳＣＲクロスクランプ式保護回路」により従来必要であった分離された電源間のインタフェース保護が不要となるため、回路の小型化に貢献できる。
当社では電源ＥＳＤ素子は９０ナノノードの、２種類のＥＳＤ回路は５５ナノノードの製品より応用が可能だと考えており、今後もこれらの技術の開発を積極的に展開したいと考えております。
なお当社は、今回の成果を、９月１０日から１５日まで、米国アリゾナで開催される「ＥＯＳ／ＥＳＤシンポジウム」において発表いたします。
以 上