米ザイリンクス、ＦＰＧＡプラットフォーム用デザインツール「ＩＳＥ」の最新版を発売
ザイリンクス、ＦＰＧＡプラットフォーム用デザインツール
ＩＳＥの新バージョン９．１ｉを発表
新しいＳｍａｒｔＣｏｍｐｉｌｅテクノロジで強化されたＩＳＥ ９．１ｉ により、
設計スピードを最高６倍に高速化、デバイス性能も３０％向上が可能
プログラマブル・ロジック・ソリューションのリーダであるザイリンクス社は１月１５日（米国時間）、ＦＰＧＡデザインで最も広く用いられ、かつタイミング・クロージャ、生産性および消費電力問題などの設計課題に対応した統合ソフトウェア環境ＩＳＥ（Ｉｎｔｅｇｒａｔｅｄ Ｓｏｆｔｗａｒｅ Ｅｎｖｉｒｏｎｍｅｎｔ）の最新バージョンを発表した。このＩＳＥ ９．１ｉでは従来のバージョンに比べ実行速度が２．５倍高速化されていることに加えて、ＳｍａｒｔＣｏｍｐｉｌｅテクノロジの導入により論理変更が施されなかったブロックのロジック構成をそのまま保持しながら全体の設計速度を最高６倍まで速めることが可能である。ＩＳＥ ９．１ｉは、６５ｎｍのＶｉｒｔｅｘ－５プラットフォームに採用されているＥｘｐｒｅｓｓＦａｂｒｉｃ テクノロジを最適化し、競合のソリューションと比較して速度性能を平均で３０％向上することを可能にしている。また、消費電力の要求が厳しいアプリケーションに対して、ＩＳＥ ９．１ｉを使用することにより平均１０％のダイナミック消費電力削減が可能であり特に優位性をもつ。
この革新的なテクノロジはザイリンクスとＳｙｎｐｌｉｃｉｔｙが進めている「超高集積タイミング・クロージャ・タスクフォース」での技術開発を補完するもので、タイミング・クロージャの最速パスを確保し、業界をリードする生産性を提供すると同時に、最先端のＶｉｒｔｅｘ シリーズとＳｐａｒｔａｎ－３ ジェネレーションＦＰＧＡの消費電力と性能の最適化を図るものである。
＜生産性の向上＞
現在、回路設計時に、部分的に少しずつ追加される変更の度に全体の回路を再インプリメントするというプロセスで多くの時間を費やしている。これらの再インプリメントは時間がかかるだけでなく、変更とは直接関係ない回路の一部に悪影響を与えるリスクがある。ザイリンクスのＳｍａｒｔＣｏｍｐｉｌｅテクノロジはこれらの問題を以下の技術で解決する。
・Ｐａｒｔｉｔｉｏｎ（分割）：
既存の配置配線を厳密に保持しながらカットアンドペーストできる自動分割機能により、デザイン・サイクルの後段階でのマイナー・チェンジの影響を最小化し、再実行時間を２．５倍高速化する。
・ＳｍａｒｔＧｕｉｄｅ：
前回のインプリメント結果を活用することによって、小さな変更に対する再インプリメント時間を平均で半分に短縮する。
・ＳｍａｒｔＰｒｅｖｉｅｗ：
配置配線プロセスの中断と再開が可能になり、デザインの状態を途中段階での評価用に中間結果を保存することができる。配線の状態やタイミング設計結果のようなデザイン情報を途中で事前評価することにより、ユーザは回路全体の完全なインプリメントが終わるのを待たずに重要なトレードオフの判断ができる。
ＳｍａｒｔＣｏｍｐｉｌｅテクノロジは、最高で６倍高速化、回路分割の正確な保存、および最終性能の早期把握を可能とする可視性向上で、設計生産性を１桁改善することができる。これらの改良は複雑で挑戦的なデザインでの２．５倍の高速化に加えて生産性を大幅に高める効果を持つ。
Ａｎａｇｒａｎ社のアレックス・ヘンダーソン（Ａｌｅｘ Ｈｅｎｄｅｒｓｏｎ）ＣＴＯは、「弊社ではＰｏｗｅｒＰＣ、ＭＧＴ、Ｅｔｈｅｒｎｅｔ ＭＡＣ、ＤＳＰ４８ブロック、ＦＩＦＯ、ＳＥＲＤＥＳを始めとする、Ｖｉｒｔｅｘ－４ ＦＸで提供されているシリコン機能の大部分を利用しているため、デザイン検証の難易度は極めて高くなります。ＩＳＥ ９．１ｉはタイミング制約条件を極めて容易に満たし、フロアプランニングのような人手を介する設計見直しの必要性を低減してくれます。ＩＳＥ ９．１ｉではコンパイル時間も短縮されており、同じ回路で従来のＩＳＥで設計したフロアプランと比較して３５％の時間短縮が実現しました。この新しいＳｍａｒｔＧｕｉｄｅテクノロジにより、設計見直しの繰り返しで費やされるコンパイル時間について３０％から５０％もの短縮が可能であったという結果を得ています。このことにより、ＩＳＥ ９．１ｉは設計時間を大幅に短縮してくれると確信を持っています」と語っている。
ＩＳＥ ９．１ｉは以下のユーザ・インターフェイス強化策により、複雑性を緩和しＦＰＧＡ設計者を支援する。
・ＩＳＥグラフィカル・ユーザ・インターフェイスからコマンドライン環境への移行を容易にするＴｃ１コマンド・コンソール
・結果を再現するために必要であり、ソース・コントロールのためにインポートおよびエクスポートが可能なファイルを特定するソースコード互換性チェック機能
＜タイミング・クロージャの高速化＞
ＩＳＥ Ｆｍａｘテクノロジの機能をベースに構築されたＩＳＥ ９．１ｉデザインツールで特に注目すべき特徴は、高集積Ｖｉｒｔｅｘ－５ベースのデザインの高性能結果と迅速なタイミング・クロージャである。ＩＳＥ ９．１ｉの統合タイミング・クロージャ・フローは、強化された物理合成最適化機能を伴い、より高品質な結果を提供する。最適化された配線アルゴリズムは６５ｎｍ Ｖｉｒｔｅｘ－５ プラットフォーム のＥｘｐｒｅｓｓＦａｂｒｉｃテクノロジによる斜め配線の効率的な利用を可能としており、遅延を最小化すると同時に高速性能を一段と高める効果を持っている。
ＩＳＥ ９．１ｉの基盤は拡張されたタイミング・クロージャ環境、つまり制約条件のエントリ、タイミング解析、フロアプランニング、およびレポート・ビュー間の直観的な相互比較検討を可能とする仮想「タイミング・クロージャ・コックピット」であり、これによって設計者はタイミング課題をより容易に解析し、検討することができる。ＩＳＥ ９．１ｉの統合タイミング・クロージャ・フローは、物理合成と配置タイミングの間のタイミング相関が改善された物理合成機能を含み、結果として高品質なデザインを生成することが可能である。
＜消費電力の最適化＞
ザイリンクスの合成テクノロジ（ＸＳＴ：Ｘｉｌｉｎｘ Ｓｙｎｔｈｅｓｉｓ Ｔｅｃｈｎｏｌｏｇｙ）と配置テクノロジにおける新しい消費電力最適化手法は、配線方法の改良と併せて、たとえばＳｐａｒｔａｎ－３シリーズＦＰＧＡのダイナミック消費電力において平均１０％の低消費電力化を可能としている。ＸＳＴは乗算器、加算器、ＢＲＡＭのような機能ブロック上でのマクロプロセッシングに対して、特に低消費電力化を意識した最適化を可能とする。配置配線アルゴリズムは低消費電力化の配置戦略をとり、デバイス内の低容量ネットの採用を優先させて速度性能を犠牲にすることなく消費電力の最適化を図る。
＜価格設定と供給体制＞
ＩＳＥ Ｆｏｕｎｄａｔｉｏｎ ９．１ｉはすでに利用可能で、価格は２，４９５米ドルからとなっている。６０日間の期間限定の評価版も無料で提供される。ＩＳＥ ９．１ｉソフトウェア・パッケージのすべてのバージョンはＷｉｎｄｏｗｓ ２０００ 、Ｗｉｎｄｏｗｓ ＸＰ Ｐｒｏｆｅｓｓｉｏｎａｌ およびＬｉｎｕｘ Ｒｅｄ Ｈａｔ Ｅｎｔｅｒｐｒｉｓｅ ３．０と４．０ をサポートしており、ＩＳＥ ＦｏｕｎｄａｔｉｏｎはＳｏｌａｒｉｓ ２．８ と２．９もサポートしている。
世界中で３０万人を超えるユーザを抱えるＩＳＥソフトウェアは、Ｖｉｒｔｅｘ－ＩＩ、Ｖｉｒｔｅｘ－ＩＩ Ｐｒｏ、Ｖｉｒｔｅｘ－４ および Ｖｉｒｔｅｘ－５ プラットフォームＦＰＧＡ、Ｓｐａｒｔａｎ－３ジェネレーションＦＰＧＡ、およびＣｏｏｌＲｕｎｎｅｒ－ＩＩ ＣＰＬＤを含むザイリンクスの製品ファミリすべてに、直観的でフロント・ツー・バックのデザイン環境とプログラマブル・ロジック・デザイン・ソリューションを提供している。ＩＳＥ ９．１ｉに関する詳細情報は Ｗｅｂサイトhttp://japan.xilinx.com/ise/marketing/でも入手可能である。
※このプレスリリースに記載されている会社名、製品名は、各社の登録商標または商標です。
＜ザイリンクスについて＜＞
ザイリンクス社（ＮＡＳＤＡＱ：ＸＬＮＸ）は、プログラマブル ロジック ソリューションを提供するリーダである。１９８４年に創立され、米国カリフォルニア州サンノゼに本社を持つ。日本においては、１９８９ 年にザイリンクス株式会社を設立し、ＦＰＧＡ および ＣＰＬＤ 製品とその開発支援システムの販売とサポートを積極的に行っている。同社についての詳細な情報は日本語対応ホームページ http://japan.xilinx.com/で公開している。