富士通など、４５ｎｍ世代ロジックＬＳＩ向け低消費電力・高性能化技術を開発
４５ｎｍ世代ロジックＬＳＩ向け低消費電力・高性能化技術を開発
～新たな熱処理技術と多層配線技術を導入～
株式会社富士通研究所（注１）と富士通株式会社（以下、富士通）は、低消費電力、高速トランジスタ技術と高性能配線技術を組み合わせた４５ナノメートル（以下、ｎｍ）世代ロジックＬＳＩ向けプラットフォーム技術を開発しました。従来の４５ｎｍ世代技術と比べて、待機時に無駄に流れてしまう洩れ電流を５分の１に低減し、配線遅延時間を約１４パーセント（％）短縮しました。この４５ｎｍ世代プラットフォーム技術の実現によって、より高速、小型で低消費電力のＬＳＩをお客様に提供できるようになります。
なお、今回の技術の詳細は、６月１２日から１４日まで京都で開催された半導体の国際学会、Ｓｙｍｐｏｓｉｕｍ ｏｎ ＶＬＳＩ Ｔｅｃｈｎｏｌｏｇｙにて発表しました（講演番号１０Ａ－１および７Ｂ－４）。
【 背 景 】
ロジックＬＳＩでは、各種機器の多機能化に対応した高機能化や、マイクロプロセッサのマルチコア化対応など、これまで以上に高集積化の重要性が高くなりつつあります。このような動向を踏まえ、４５ｎｍ世代向けロジックテクノロジーは、集積度増大と速度性能向上に伴う消費電力の増大を抑制させる技術がますます重要となってきています。
ＬＳＩの集積度を上げるには、世代とともにトランジスタのゲート長の短縮や、配線間隔の微細化が必要になります。また、高速化には、ＬＳＩ内に集積された何億個ものトランジスタを繋ぐ配線（図１）の遅延時間を短くすることが必要です。
図１ 開発した下層フルＮＣＳ構造の４５ナノメートル多層配線
＊添付資料をご参照ください。
【 課 題 】
トランジスタのゲート長が短くなると、ゲートに信号電圧が加わっていない時（携帯電話の待ち受け状態など、演算処理などの作業がなくスタンバイの状態）にソースとドレインの間に流れる洩れ電流が増大し、消費電力が増大することが課題となっています。
また、配線幅と配線間隔は４５ｎｍ世代では共に最小で６５ｎｍになります。微細化による配線抵抗の増大に加えて、層間絶縁膜の誘電率が前世代と同じでは配線容量が増加し、配線遅延時間の増大につながるため、より誘電率の低い材料が必要になります。
【 技術の概要 】
１．新熱処理技術
洩れ電流を低減するにはソースおよびドレイン部を浅く形成することが有効です（図２）。しかし、単純に浅くすると、ソースおよびドレイン部の抵抗が増大し、トランジスタ性能は劣化します。そこで今回、新たな熱処理技術（ミリ秒熱処理、Ｍｉｌｌｉｓｅｃｏｎｄ Ａｎｎｅａｌｉｎｇ， ＭＳＡ）を開発しました。本技術は、従来の熱処理方法と比べて高温のため抵抗の低減が可能で、かつ短時間の熱処理であるため浅いソースおよびドレイン部を形成可能で洩れ電流を低減できます。
２．高性能多層配線技術
これまでに報告されている層間絶縁膜の中で誘電率（ｋ）が最も低い材料（ｋ＝２．２５）のＮａｎｏ Ｃｌｕｓｔｅｒｉｎｇ Ｓｉｌｉｃａ （ＮＣＳ）を、最小の配線間隔が適用される下層配線領域に導入しました。
ＮＣＳは、膜中に微小な空孔を持った絶縁物で、低誘電率と高い機械的強度を両立した材料です。富士通は６５ｎｍ世代から部分的にＮＣＳを導入しましたが、４５ｎｍ世代ではＮＣＳを同一配線層間だけでなく異種配線層間にも適用し、さらなる配線容量の低減を実現しました。
【 効 果 】
新熱処理技術により、トランジスタの抵抗の増大を抑制しつつ、洩れ電流を従来の５分の１に低減しました。これにより、たとえば携帯電話の待ち受け時間を最大で５倍に延ばすことが可能になります。
また、高性能多層配線技術により、配線遅延を国際半導体ロードマップ（ＩＴＲＳ（注２））の標準的な４５ｎｍ世代の配線技術と比較して約１４％短縮しました。
【 今 後 】
上記の二つの技術開発の結果、システムのスタンバイ時の電力低減と動作時の高速化の両立が可能となります。富士通は今後２００８年を目処にユビキタス社会での携帯機器への適用に最適なＬＳＩを提供していきます。
図２ ソース、ドレイン部の深さと洩れ電流
添付資料をご参照ください。
以 上
【 注 釈 】
注１ 株式会社富士通研究所：代表取締役社長 村野和雄、本社 神奈川県川崎市。
注２ ＩＴＲＳ：Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｔｅｃｈｎｏｌｏｇｙ Ｒｏａｄｍａｐ ｆｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒの略。
日本、米国、欧州、韓国、台湾の委員で毎年作成している半導体の各種ロードマップ。