東芝、３２ｎｍ世代ＬＳＩ向けの高性能トランジスタを開発
３２ｎｍ世代ＬＳＩ向け高性能トランジスタの開発について
― 高性能化の要素技術を確立 ―
当社は、３２ｎｍ世代ＬＳＩ向けに、ＣＭＯＳ素子を構成するｎＭＯＳ、ｐＭＯＳそれぞれについて、高性能化のための２種類の要素技術を確立しました。今後、要素技術をＣＭＯＳプロセスとしての統合や技術の最適化を通じ、２０１０年までに実用化を目指します。
ｎＭＯＳでは、ソース・ドレイン電極と基板の界面に不純物を偏析させるＤｏｐａｎｔ Ｓｅｇｒｅｇａｔｅｄ Ｓｃｈｏｔｔｋｙ（ＤＳＳ）技術によって界面抵抗の低減とキャリア速度の向上をはかり、低電圧動作と高速化を実現しました。さらに、歪み応力膜によるキャリア移動度の向上を組合せ、０．７Ｖの低電圧でのトランジスタ駆動力を従来構造に比べて約３５％向上させました。
また、低電圧動作での動作マージン不足が課題となっているＳＲＡＭ回路でも、０．７Ｖの低電圧で十分な動作マージンが得られることを実証しました。
ｐＭＯＳでは、キャリア移動度を向上させるため、ソース・ドレインに埋め込みＳｉＧｅ構造を導入しました。また、この構造を形成するにあたり、短チャネル効果を抑制しつつ応力効果を最大化する、新開発の二段形状の埋め込みＳｉＧｅ構造とプロセスを採用しました。ゲート近傍ではチャネルと埋め込みＳｉＧｅを近接させて応力によるチャネル移動度を向上させながら、ゲートから離れる深部では離間させて短チャネル効果を防止します。この構造により、前世代（４５ｎｍ）ｐＭＯＳに対し３０％以上の高速動作を実現しています。
今回の２種類の要素技術は、３２ｎｍ世代ＬＳＩの開発において、高性能化、低消費電力化の用途に共通して適用できる成果です。
今後当社は、多層配線など他の要素技術の開発を進めるとともに、各要素技術をＬＳＩ技術として統合していくための開発を継続します。
なお、今回の技術については、６月１２日から京都で開催中の国際学会「ＶＬＳＩシンポジウム」において、本日講演を行いました。
以 上
（※ 添付資料は関連資料を参照してください。）